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COMMERCIALTEMPERATURERANGE
IDTCV142
PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR
19
DIFFERENTIAL CLOCK TRISTATE
To minimize power consumption, CPU[2:0] clock outputs are individually configurable through SMBus to be driven or tristated during PD and CPU_STOP#
mode and the SRC clock is configurable to be driven or tristated during PCI_STOP# and PD mode. Each differential clock (SRC, CPU[2:0]) output can be
disabled by setting the corresponding output’s register OE bit to “0” (disable). Disabled outputs are to be tristated regardless of “CPU_STOP”, “SRC_STOP”
and “PD” register bit settings.
Signal
Pin PD
Pin CPU_STOP#
CPU_STOPTristate Bit
PD Tristate Bit
Non-Stoppable Outputs
Stoppable Outputs
C P U
0
1
X
Running
C P U
0
X
Running
Driven at IREF x 6
C P U
0
1
X
Running
Tristate
C P U
1
X
0
Driven at IREF x 2
C P U
1
X
1
Tristate
NOTES:
1. Each output has four corresponding control register bits; OE, PD, CPU_STOP, and “Free Running”.
2. IREF x 6 and IREF x 2 is the output current in the corresponding mode.
3. See CONTROL REGISTERS section for bit address.
Signal
Pin PD
Pin PCI_STOP#
PCI_STOPTristate Bit
PD Tristate Bit
Non-Stoppable Outputs
Stoppable Outputs
SRC
0
1
X
Running
SRC
0
X
Running
Driven at IREF x 6
SRC
0
1
X
Running
Tristate
SRC
1
X
0
Driven at IREF x 2
SRC
1
X
1
Tristate
NOTES:
1. SRC output has four corresponding control register bits; OE, PD, SRC_STOP, and “Free Running”.
2. IREF x 6 and IREF x 2 is the output current in the corresponding mode.
3. See CONTROL REGISTERS section for bit address.
Signal
Pin PD
PD Tristate Bit
Output
DOT96
0
X
Running
DOT96
1
0
Driven at IREF x 2
DOT96
1
Tristate
NOTES:
1. DOT output has two corresponding control register bits; OE and PD.
2. IREF x 6 and IREF x 2 is the output current in the corresponding mode.
3. See CONTROL REGISTERS section for bit address.
TRISTATE DOT96 CLOCK CONTROL
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